casteo std_logic_vector a unsigned – Susana Canel. Curso de VHDL https://susycursos.com Curso visual de VHDL y de Quartus II. Apuntes de electrónica. Sat, 11 Jul 2020 00:11:56 +0000 es-AR hourly 1 https://wordpress.org/?v=6.8.3 /wp-content/uploads/2018/03/cropped-Logo3-2.jpg casteo std_logic_vector a unsigned – Susana Canel. Curso de VHDL https://susycursos.com 32 32 Lección 15.V102. Sumador serie. Casteo y acondicionamiento de operandos. /2020/07/10/leccion-15-v102-sumador-serie-casteo-y-acondicionamiento-de-operandos/ /2020/07/10/leccion-15-v102-sumador-serie-casteo-y-acondicionamiento-de-operandos/#respond Fri, 10 Jul 2020 23:57:56 +0000 /?p=2133 Continuá leyendo Lección 15.V102. Sumador serie. Casteo y acondicionamiento de operandos.]]> En este video describo un sumador serie basado en dos registros de desplazamiento, un sumador completo de 1 bit y un flip-flop tipo D, como muestro en un esquema. Explico cómo generar el flip-flop D y porqué es necesario incluirlo. Explico una solución para realizar la suma de 1 bit cuando los operandos contienen 1 solo bit de un std_logic_vector. Te muestro ejemplos de sumas realizadas de esta manera.

Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entrá en /contactame/.

]]> /2020/07/10/leccion-15-v102-sumador-serie-casteo-y-acondicionamiento-de-operandos/feed/ 0