elsif – Susana Canel. Curso de VHDL https://susycursos.com Curso visual de VHDL y de Quartus II. Apuntes de electrónica. Tue, 20 Aug 2019 16:10:08 +0000 es-AR hourly 1 https://wordpress.org/?v=6.8.3 /wp-content/uploads/2018/03/cropped-Logo3-2.jpg elsif – Susana Canel. Curso de VHDL https://susycursos.com 32 32 Lección 10.V57. Flip-flop JK con entrada de clear y de preset. /2019/08/19/leccion-10-v57-flip-flop-jk-con-entrada-de-clear-y-de-preset/ /2019/08/19/leccion-10-v57-flip-flop-jk-con-entrada-de-clear-y-de-preset/#respond Mon, 19 Aug 2019 15:57:39 +0000 /?p=1189 Continuá leyendo Lección 10.V57. Flip-flop JK con entrada de clear y de preset.]]>

En este video te explico cómo describir un flip-flop JK, con entradas asincrónicas de “clear” y “preset”, a partir de su ecuación característica. La entrada “clear” tienen prioridad sobre la entrada “preset”. Con la sentencia if…elsif, doy prioridad a clear sobre preset y sobre el flanco ascendente del reloj. Uso la función “rising_edge” para detectar el flanco creciente de la señal de reloj. En la arquitectura defino una señal auxiliar para poder escribir la ecuación característica del flip flop. Compilo y analizo los “warnings”. Luego recurro a la herramienta “Tool” y selecciono “RTL Viewer” del Quartus para ver y analizar el circuito esquemático generado. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entra en /contactame/ .

]]> /2019/08/19/leccion-10-v57-flip-flop-jk-con-entrada-de-clear-y-de-preset/feed/ 0 Lección 10.V53. Descripción de un flip-flop D, clear asincrónico, habilitación del reloj. /2019/08/09/leccion-10-v53-descripcion-de-un-flip-flop-d-clear-asincronico-habilitacion-del-reloj/ Fri, 09 Aug 2019 18:01:53 +0000 /?page_id=1009 Continuá leyendo Lección 10.V53. Descripción de un flip-flop D, clear asincrónico, habilitación del reloj.]]> En este video te explico la descripción VHDL de un flip-flop D, con clear asincrónico y habilitación del reloj. Te muestro la tabla de verdad a fin de realizar la arquitectura y ver porqué la habilitación se denomina “habilitación del reloj”. Uso un “process” con dos señales en la lista de sensibilidad. Para generar prioridades entre las señales de entrada y analizar condiciones uso la sentencia condicionada “if…then” con la opción “elsif” y con un “if…then” anidado. Uso la función “rising_edge” para detectar el flanco creciente. Especifico incompletamente el “if” para inferir memoria. Analizo un “warning”. Con la herramienta “Tool” del Quartus II y la opción “Technology Map Viewer (post Mapping)” te muestro el esquemático generado y te lo explico. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entra en /contactame/ .

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