Lección 5.V25.3. Sintetizando el circuito en la plaqueta DE1 de Altera.

Susana Canel — Fri, 26 Apr 2019 00:18:32 +0000

En este video muestro el efecto de ejecutar el circuito sintetizado en la FPGA Cyclone II de la plaqueta DE1 de Altera y manejando los interruptores, el display de 4 dígitos de 7 segmentos y un LED. Uso el modo de programación JTAG. Tengo instalado el driver USB-Blaster de Altera.

Para los que usan la plaqueta, hay un interruptor RUN/PROG, que cuando se usa el modo JTAG tiene que estar en la posición RUN.
Imparto el curso VHDL de nivel inicial completo (o sea incluyendo dispositivos secuenciales) y con prácticas sobre la plaqueta DE1, en Buenos Aires.
Puedes ver el código en mi post Lección 5. VHDL descripción estructural. /blog/page/3/ A través de “contactame” puedes pedirme que te envíe los archivos de texto con las descripciones para que los puedas probar y el tutorial del Quartus II, que hice. /contactame/

Lección 5. VHDL estructural para la plaqueta.

Susana Canel — Thu, 25 Apr 2019 23:18:43 +0000

Descripción de un circuito para usar en la plaqueta DE1 de Altera. Control de un display de 7 segmentos de 4 dígitos. Al circuito entran dos señales BCD de 4 bits y una señal de modo. La salida son los 4 dígitos de un display de 7 segmentos, en los que se exhiben los datos de entrada, el mayor de ellos y el resultado de la suma. Y un indicador de si la suma está entre 10 y 15 (no es BCD). Muestro el RTL Viewer.

Biblioteca y entidad del circuito.

Parte declarativa de la arquitectura, componentes.

Parte declarativa de la arquitectura, señales y cuerpo de la arquitectura.

exhibidor de 7 segmentos – Susana Canel. Curso de VHDL

Lección 5.V25.3. Sintetizando el circuito en la plaqueta DE1 de Altera.

Lección 5. VHDL estructural para la plaqueta.