generar pulsos con after – Susana Canel. Curso de VHDL https://susycursos.com Curso visual de VHDL y de Quartus II. Apuntes de electrónica. Sat, 18 Jan 2020 17:30:00 +0000 es-AR hourly 1 https://wordpress.org/?v=6.8.3 /wp-content/uploads/2018/03/cropped-Logo3-2.jpg generar pulsos con after – Susana Canel. Curso de VHDL https://susycursos.com 32 32 Lección 12.Curso VHDL.V77. Testbench: reg SISO, SIPO, carga paralelo, reset sincrónico. /2020/01/18/leccion-12-curso-vhdl-v77-testbench-reg-siso-sipo-carga-paralelo-reset-sincronico/ /2020/01/18/leccion-12-curso-vhdl-v77-testbench-reg-siso-sipo-carga-paralelo-reset-sincronico/#respond Sat, 18 Jan 2020 17:30:00 +0000 /?p=1560 Continuá leyendo Lección 12.Curso VHDL.V77. Testbench: reg SISO, SIPO, carga paralelo, reset sincrónico.]]> En este video te muestro el testbench de un registro de desplazamiento a derecha tipo SISO (serial input serial output) que también es SIPO (serial input parallel output), con carga paralelo, sincrónico y con reset sincrónico. Genero dos pulsos de reset usando “after”. Lo simulo con el ModelSim para comprobar el correcto funcionamiento.

Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entrá en /contactame/.

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