Etiqueta: port map

Lección 7.V31. Testbench para el codificador de prioridad de 4a2.

En este video te explico un banco de pruebas (testbench) para un codificador de prioridad de 4 entradas a 2 salidas codificadas y señal de grupo. Uso el ModelSim de Intel-Altera, versión 10.5b. Uso un ciclo “for-loop” y dentro de éste la sentencia “if” con las opciones “elsif” y “else”. Compilo y para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Primera parte del código del testbench del codificador de prioridad de 4 a 2.
Segunda parte del código del testbench del codificador de prioridad de 4 a 2.
Última parte del código del testbench del codificador de prioridad de 4 a 2.

Lección 7.V30.2. Testbench optimizado para el multiplexor de 4 canales. Uso “for” anidados.

En este video te muestro una optimización del testbench para el multiplexor de 4 canales de manera de probar las 64 combinaciones posibles de las entradas. Lo resuelvo con un for anidado dentro de otro for.
Para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Lección 5. VHDL estructural para la plaqueta.

Descripción de un circuito para usar en la plaqueta DE1 de Altera. Control de un display de 7 segmentos de 4 dígitos. Al circuito entran dos señales BCD de 4 bits y una señal de modo. La salida son los 4 dígitos de un display de 7 segmentos, en los que se exhiben los datos de entrada, el mayor de ellos y el resultado de la suma. Y un indicador de si la suma está entre 10 y 15 (no es BCD). Muestro el RTL Viewer.

Biblioteca y entidad del circuito.
Parte declarativa de la arquitectura, componentes.

Parte declarativa de la arquitectura, señales y cuerpo de la arquitectura.

Lección 5. VHDL estructural.

Hasta ahora vimos descripciones VHDL por comportamiento, fijate que no hicimos ninguna especificación sobre cómo resultará el circuito que la implemente. Hay otro tipo de descripciones, llamadas estructurales, en las cuales describimos un circuito. Por eso te presento un circuito muy elemental para mostrarte en qué consiste este tipo de descripción. Por supuesto que el circuito que te presento es solamente para fines didácticos, no tendría sentido usar este tipo de descripción con un circuito así.

Descripción VHDL estructural.