Lección 9.V48. Descripción de un latch SR con reset prioritario.

En este video te muestro la descripción de un latch SR con reset prioritario. Uso la sentencia condicionada “when…else” para generar la prioridad y al usarla incompletamente especificada infiero memoria. Compilo. Analizo los “warnings” y te muestro el esquemático generado con la herramienta “Technology Map Viewer” del “Tool” del Quartus II. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar, entra en /contactame/

Descripción VHDL de un latch SR con reset prioritario.
Tabla de verdad del latch SR con reset prioritario.

Lección 9.V46. Descripción de un biestable (latch) D.

Con este video inicio la segunda parte del curso que consta de las descripciones y los testbenchs de circuitos lógicos secuenciales. Para empezar describo el más sencillos de todos los circuitos que es un biestable (latch) D. Uso la sentencia when…else incompletamente especificada para inferir memoria. Te muestro el esquemático generado por el Technology Map Viewer del Quartus II y te lo explico. Analizo los “warnings” y te muestro y explico los distintos tiempos de propagación del informe producido por la herramienta “timing analyzer”. Si te parece útil la explicación no te olvides de darle un clic a “me gusta” ¡Gracias! Para contactarme y solicitarme los manuales del Quartus II que escribí en español en lenguaje amigable (no son una traducción) y también los archivos de las descripciones y testbenchs en formato texto para que los puedas probar entra en /contactame/.

Esquema del latch D.
Tabla de verdad del latch D.
Descripción VHDL de un latch D.
Circuito esquemático generado por el Technology Map Viewer del Quartus II.
Warnings generados por el compilador del Quartus II.
Informe de los peores tiempos dado por el Timing Analyzer del Quartus II.

Lección 5. VHDL estructural para la plaqueta.

Descripción de un circuito para usar en la plaqueta DE1 de Altera. Control de un display de 7 segmentos de 4 dígitos. Al circuito entran dos señales BCD de 4 bits y una señal de modo. La salida son los 4 dígitos de un display de 7 segmentos, en los que se exhiben los datos de entrada, el mayor de ellos y el resultado de la suma. Y un indicador de si la suma está entre 10 y 15 (no es BCD). Muestro el RTL Viewer.

Biblioteca y entidad del circuito.
Parte declarativa de la arquitectura, componentes.

Parte declarativa de la arquitectura, señales y cuerpo de la arquitectura.

Lección 2.V10. Descripción y simulación de un multiplexor de 4 canales.

En este video te muestro la descripción de un multiplexor de 4 canales usando with-select para generar una tabla. Además adrede cometí un error en la descripción para mostrarte cómo lo informa el compilador. Posteriormente lo simulé usando el Quartus II, 9.1. y muestro cómo conviene elegir los estímulos de las señales. Puedes ver el código en mi post Lección 2. VHDL por comportamiento. /blog/page/6/. A través de “contactame” puedes pedirme que te envíe los archivos de texto con las descripciones para que los puedas probar y el tutorial del Quartus II, que hice.  /contactame/

Lección 5. VHDL estructural.

Hasta ahora vimos descripciones VHDL por comportamiento, fijate que no hicimos ninguna especificación sobre cómo resultará el circuito que la implemente. Hay otro tipo de descripciones, llamadas estructurales, en las cuales describimos un circuito. Por eso te presento un circuito muy elemental para mostrarte en qué consiste este tipo de descripción. Por supuesto que el circuito que te presento es solamente para fines didácticos, no tendría sentido usar este tipo de descripción con un circuito así.

Descripción VHDL estructural.

 

 

 

Lección 3. VHDL por comportamiento.

Circuitos combinacionales genéricos. En estos ejemplos complico algo la sintaxis pero para obtener grandes ventajas al describir dispositivos que no tienen limitaciones en la cantidad de bits, por eso se los llama “genéricos”. En los videos tendrás las explicaciones detalladas de cada descripción.

1.  Comparador genérico.

2. Conversor genérico de código Gray a binario natural.

3. Multiplexor genérico de N canales.

4. Sumador genérico de magnitudes.

5.  Multiplicador genérico de dos números enteros.

6. Sumador-restador genérico de números enteros.

7. Memoria tipo ROM usada para convertir binario natural a Gray, 4 bits.

8. Decodificador genérico con habilitación activa en alto.

9. Árbol de paridad, genérico, con salidas: paridad par e impar.

 

 

Lección 2. VHDL por comportamiento.

Circuitos combinacionales particulares. En estos ejemplos uso los diferentes estilos, en cada caso el más apropiado.

1. Decodificador de 3 entradas a 8 salidas.

2. Multiplexor de 4 canales.

3. Codificador de 4 canales a 2.

4. Conversor de código BCD natural a BCD Aiken.