nivel inicial – Página 11 – Susana Canel. Curso de VHDL

Lección 7.V31. Testbench para el codificador de prioridad de 4a2.

En este video te explico un banco de pruebas (testbench) para un codificador de prioridad de 4 entradas a 2 salidas codificadas y señal de grupo. Uso el ModelSim de Intel-Altera, versión 10.5b. Uso un ciclo “for-loop” y dentro de éste la sentencia “if” con las opciones “elsif” y “else”. Compilo y para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Primera parte del código del testbench del codificador de prioridad de 4 a 2.

Segunda parte del código del testbench del codificador de prioridad de 4 a 2.

Última parte del código del testbench del codificador de prioridad de 4 a 2.

Lección 7.V30.1. Testbench para el multiplexor de 4 canales. Análisis de errores.

En este video te explico un sencillo testbench para un multiplexor de 4 canales. Uso for loop. Luego provoco adrede errores en la descripción del multiplexor para analizar cómo actúa “failure”. posteriormente cambio “failure” por “warning” para no abortar la simulación y analizo problemas al elegir el lote de pruebas.
Para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Código del testbench del multiplexor de 4 canales, entidad y parte declarativa de la arquitectura.

Código de parte del cuerpo de la arquitectura del testbench para el multiplexor de 4 canales.

Código de parte del cuerpo final de la arquitectura del testbench para el multiplexor de 4 canales.

Lección 7.V29.2. Testbench usando “for” para el decodificador 3 a 8 con habilitación.

En este video te muestro cómo generar los estímulos y controlar si la salida del decodificador es la esperada usando una sentencia “for”. Vemos que hay que realizar adaptaciones al testbench anterior cuando usamos la sentencia for, incluir el package numeric_std y usar un atributo ‘image. En la simulación comparo con las formas de ondas generadas en el testbench anterior y veo las limitaciones que se obtienen en la simulación cuando usamos la sentencia “for” para generar las señales.
Para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Lección 7.V29.1. Testbench para el decodificador de 3 a 8 con habilitación.

En este video te explico cómo escribir un banco de pruebas (testbench) para un decodificador de 3 a 8 con entrada de habilitación. Uso el ModelSim de Intel-Altera, versión 10.5b. Muestro las formas de ondas generadas. Te explico cómo dar por terminada la simulación y cómo cerrar el proyecto.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Testbench de un decodificador de 3 a 8 con habilitación. parte del cuerpo de la arquitectura.

Lección 7.V28.2. Simulación de la AND2 usando el testbench.

En este video continuo con el ejemplo que estábamos analizando de la simulación de la compuerta AND de 2 entradas, te muestro cómo realizar la simulación creando las formas de las señales. Te familiarizo con el ModelSim explicándote cómo se realiza una nueva simulación cuando se hace alguna modificación, cómo se pueden medir tiempos usando dos cursores y cómo mostrar toda la simulación en el ancho de la ventana (usando la lupa azul).
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Simulación a través de testbench.

Lección 7.V28.1. Uso sencillo del ModelSim. TestBench para la AND2.

En este video te muestro cómo usar en forma sencilla el ModelSim. Uso la versión 10.5b. Muestro cómo escribir un banco de pruebas (testbench). La estructura de un testbench y algunas de sus características. Uso VHDL para simulación. Nuevas sentencias: wait, wait for, assert, report, severity note, severity failure. Nuevo tipo de datos: datos físicos, time (tiene valor y unidad).
Para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Uso del ModelSim y primer testbench.

Te presento el código:

V27.Descarga del ModelSim del sitio de Intel-Altera.

En este video te muestro cómo descargar el software de simulación ModelSim que vamos a usar para ejecutar nuestros testbenchs. Recomiendo usar la última versión, la 10.5b.

Descarga del ModelSim.

Lección 6.V26. VHDL para síntesis y para simulación.

En este video te explico la diferencia entre VHDL para síntesis y para simulación. Qué son los bancos de prueba o “testbenchs”. Te cuento que a partir de ahora voy a hacer screencast de testbenchs o sea programas en VHDL para probar las descripciones VHDL que vimos y también vamos a ver las simulaciones. Vas a necesitar descargar el ModelSim que viene con el SP del Quartus II, eso te lo explico en el próximo screencast.

Lección 5.V25.4. Modificación de la descripción del sumador/ comparador.

En este video te muestro cómo modifiqué la descripción a fin de que no se encendiera el LED que indica que la suma es mayor que 9, cuando estoy en modo comparación. Recuerdo que los procesos implícitos son concurrentes. Explico que es importante elegir un adecuado lote de prueba tanto para verificar el correcto funcionamiento del hardware como del software cuando se escriben los programas llamados “testbench”.
Puedes ver el código en mi post Lección 5. VHDL descripción estructural. /blog/page/3/ A través de “contactame” puedes pedirme que te envíe los archivos de texto con las descripciones para que los puedas probar y el tutorial del Quartus II, que hice. /contactame/

Modificación hecha en el código.

Lección 5. VHDL estructural para la plaqueta.

Descripción de un circuito para usar en la plaqueta DE1 de Altera. Control de un display de 7 segmentos de 4 dígitos. Al circuito entran dos señales BCD de 4 bits y una señal de modo. La salida son los 4 dígitos de un display de 7 segmentos, en los que se exhiben los datos de entrada, el mayor de ellos y el resultado de la suma. Y un indicador de si la suma está entre 10 y 15 (no es BCD). Muestro el RTL Viewer.