Categoría: video de simulación

Lección 7.V32. Testbench para el conversor BCD binario natural a Aiken.

En este video te explico cómo usar una tabla (un arreglo) para verificar si las salidas son las esperadas. Uso for…loop y el atributo ‘range. Uso el atributo ‘image. Incluyo el package numeric_std para poder usar las funciones: to_unsigned y to_integer.
Para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Formas de onda del conversor de códigos BCD, de binario natural a Aiken,

Lección 7.V31. Testbench para el codificador de prioridad de 4a2.

En este video te explico un banco de pruebas (testbench) para un codificador de prioridad de 4 entradas a 2 salidas codificadas y señal de grupo. Uso el ModelSim de Intel-Altera, versión 10.5b. Uso un ciclo “for-loop” y dentro de éste la sentencia “if” con las opciones “elsif” y “else”. Compilo y para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Primera parte del código del testbench del codificador de prioridad de 4 a 2.
Segunda parte del código del testbench del codificador de prioridad de 4 a 2.
Última parte del código del testbench del codificador de prioridad de 4 a 2.

Lección 7.V30.2. Testbench optimizado para el multiplexor de 4 canales. Uso “for” anidados.

En este video te muestro una optimización del testbench para el multiplexor de 4 canales de manera de probar las 64 combinaciones posibles de las entradas. Lo resuelvo con un for anidado dentro de otro for.
Para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Lección 7.V30.1. Testbench para el multiplexor de 4 canales. Análisis de errores.

En este video te explico un sencillo testbench para un multiplexor de 4 canales. Uso for loop. Luego provoco adrede errores en la descripción del multiplexor para analizar cómo actúa “failure”. posteriormente cambio “failure” por “warning” para no abortar la simulación y analizo problemas al elegir el lote de pruebas.
Para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Código del testbench del multiplexor de 4 canales, entidad y parte declarativa de la arquitectura.

Código de parte del cuerpo de la arquitectura del testbench para el multiplexor de 4 canales.
Código de parte del cuerpo final de la arquitectura del testbench para el multiplexor de 4 canales.

Lección 7.V29.2. Testbench usando “for” para el decodificador 3 a 8 con habilitación.

En este video te muestro cómo generar los estímulos y controlar si la salida del decodificador es la esperada usando una sentencia “for”. Vemos que hay que realizar adaptaciones al testbench anterior cuando usamos la sentencia for, incluir el package numeric_std y usar un atributo ‘image. En la simulación comparo con las formas de ondas generadas en el testbench anterior y veo las limitaciones que se obtienen en la simulación cuando usamos la sentencia “for” para generar las señales.
Para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Lección 7.V29.1. Testbench para el decodificador de 3 a 8 con habilitación.

En este video te explico cómo escribir un banco de pruebas (testbench) para un decodificador de 3 a 8 con entrada de habilitación. Uso el ModelSim de Intel-Altera, versión 10.5b. Muestro las formas de ondas generadas. Te explico cómo dar por terminada la simulación y cómo cerrar el proyecto.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Testbench de un decodificador de 3 a 8 con habilitación. parte del cuerpo de la arquitectura.

Lección 7.V28.2. Simulación de la AND2 usando el testbench.

En este video continuo con el ejemplo que estábamos analizando de la simulación de la compuerta AND de 2 entradas, te muestro cómo realizar la simulación creando las formas de las señales. Te familiarizo con el ModelSim explicándote cómo se realiza una nueva simulación cuando se hace alguna modificación, cómo se pueden medir tiempos usando dos cursores y cómo mostrar toda la simulación en el ancho de la ventana (usando la lupa azul).
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Simulación a través de testbench.

Lección 7.V28.1. Uso sencillo del ModelSim. TestBench para la AND2.

En este video te muestro cómo usar en forma sencilla el ModelSim. Uso la versión 10.5b. Muestro cómo escribir un banco de pruebas (testbench). La estructura de un testbench y algunas de sus características. Uso VHDL para simulación. Nuevas sentencias: wait, wait for, assert, report, severity note, severity failure. Nuevo tipo de datos: datos físicos, time (tiene valor y unidad).
Para finalizar uso el testbench para simular y te muestro el resultado.
A través de “contactame” /contactame/ puedes pedirme que te envíe los archivos de texto con las descripciones y testbenchs para que los puedas probar y el tutorial del Quartus II, que hice.

Uso del ModelSim y primer testbench.

Te presento el código:

Lección 4.V23. Descripción NAND genérica.

Puedes ver el código en mi post Lección 4. VHDL descripción algorítmica. /2018/09/03/leccion-4-arquitectura-algoritmica/ . A través de “contactame” puedes pedirme que te envíe los archivos de texto con las descripciones para que los puedas probar y el tutorial del Quartus II, que hice. /contactame/

Lección 4.V22. Descripción NOR genérica.

Descripción VHDL, usando arquitectura algorítmica de una compuerta NOR genérica, de N bits. este tipo de arquitectura por ser secuencial ncesita del uso de procesos explícitos, process. El proceso contiene solamente sentencias secuenciales y procesos implícitos de asignación simple.  En este ejemplo uso las sentencias for…loop e if. Defino una variable auxiliar. Muestro el RTL Viewer y el Technology Map Viewer, generados. Simulo para comprobar el correcto funcionamiento. Como introducción sintetizo lo visto hasta el momento: arquitecturas por comportamiento y los diferentes estilos. Puedes ver el código en mi post Lección 4. VHDL descripción algorítmica. /2018/09/03/leccion-4-arquitectura-algoritmica/ . A través de “contactame” puedes pedirme que te envíe los archivos de texto con las descripciones para que los puedas probar y el tutorial del Quartus II, que hice. /contactame/